10进制计数器设计方案汇总 六款电路设计原理及程序分享

很多朋友对10进制计数器设计方案汇总，六款电路设计原理及程序分享不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

计数器是可以记录脉冲数的器件，是数字电路中最常用的逻辑元件。在数字系统中，计数器主要对脉冲数进行计数，实现测量、计数和控制功能，同时还具有分频功能。计数器由一个基本计数单元和一些控制门组成，计数单元由一系列具有存储信息功能的各种触发器组成。计数器在数字系统中应用广泛，如在电子计算机的控制器中计数指令地址。

本文介绍了六种十进制计数器的设计方案。

十进制计数器设计方案一：用JK触发器实现的同步十进制加法计数器同步十进制加法计数器逻辑框图在上图所示的同步十进制加法计数器中：将这些关系代入每个JK触发器的特征方程，计数器的状态方程为：设计数器的初始状态为0000，第一个计数脉冲到达后，

也就是说，计数器的状态是0001。可以计算出，第二个计数脉冲到来后，其状态为0以此类推，可以得到如表Z1503所示的状态表。但需要注意的是，在第九个脉冲到来后，即计数器处于1001状态时，低电平的关闭F2的set端，高电平的Q1使k4=1。因此，在第十个计数脉冲到来后，F2、F3的状态不变，同时F1、F4置0，计数器跳过冗余的六个状态完成十次。

结合计数脉冲的触发方式，可以断定该计数器是同步十进制加法计数器。

同步十进制加法计数器状态表

十进制计数器设计方案二：CD54HC160异步复位BCD同步十进制计数器CD54HC160是一种异步复位的BCD同步十进制计数器。引脚图如图2-30所示。其中CLR是计数器的复位端，QDQCQBQA=0000当CLR=0时；LOAD是计数器的预置端，DCBA是预置数据输入端。

当LOAD=0时，在CLK上升沿的作用下，QDQCQBQA=DCBA；ENP和ENT是计数器的功能控制端，只有当ENP和ENT都为高电平时，计数器才能计数。当其中任何一个处于低等级时，该计数器的装备不会改变，而是保持不变。RCO是计数器的进位输出，RCO=ENT QDQA。

CD54HC160引脚图步骤1。根据十进制计数器的原理和特点，利用VHDL语言的基本描述语句，编写了十进制计数器的VHDL语言程序。2.编译十进制计数器的VHDL程序，然后使用波形编辑器进行仿真，验证程序设计的正确性。3.利用开发工具软件，选择可编程逻辑器件，配置十进制计数器的引脚。

4. Download the compiled *. movie recording file to the target device through the download cable, and use the experimental development device to verify its hardware. Program library IEEE uses IEEE. STD_LOGIC_1164。 All; Use IEEE. STD_LOGIC_UNSIGNED all; Entity cd54hc160sport (clk, d, c, b, a, CLR, LOAD, ENP, ent: instd _ logic; QD，QC，QB，QA，RCO:BUFFER STD _ LOGIC)； END CD 54 HC 160； The structural behavior of CD54HC160 is SIGNAL EN: STD_LOGIC_VECTOR(1 down to 0);

信号D_SIGNAL: STD_LOGIC_VECTOR(3降0);信号Q_SIGNAL: STD_LOGIC_VECTOR(3降0);BEGINPROCESS(LOAD，D，C，B，A，CLK，CLR，ENP，ENT)begin en=(ENPENT)；d _ SIGNAL=(DCBA)；IF(CLR=' 0 ')THENQ _ SIGNAL ' 0 ')；其他如果CLK事件和CLK='1' THENIF(负载='0 ')那么Q _ SIGNAL=D _ SIGNALELSIF(EN="11")那么如果Q _ SIGNAL"1001"那么Q _ SIGNAL=Q _ SIGNAL 1；ELSEQ _ SIGNAL ' 0 ')；结束如果；ELSEQ _ SIGNAL=Q _ SIGNAL结束如果；结束如果；

End if; QD=Q _ SIGNAL(3)； QC=Q _ SIGNAL(2)； QB=Q _ SIGNAL(1)； QA=Q _ SIGNAL(0)； RCO=ENT and QD and QA; End the process; End the behavior; Decimal Counter Design Scheme 3: Design of Six-digit Decimal Counter of 74LS161

仿真电路（如上图）脉冲信号首先进入74LS161的CLK端，其QA~QD端接入74LS47A~D后B端和D端接逻辑与非门，当74LS161计数到1010使该芯片进位，并产生一个脉冲，到下一个74LS161的CLK端如此循环完成0-999999的计数功能。用开关控制锁存完成锁存功能，其中CLK为数据输入端，QA~QD为数据输出端可以用来驱动74LS47芯片完成正常译码。

开关控制CLK和CLR，当CLK和CLR为高电平时，OA---OG为正常逻辑状态，可以用来驱动显示器使其完成0—9的正常显示，当CL为低电平时，即不驱动显示器，但内部的逻辑操作不受影响。CET和CEP为锁存允许端。

10进制计数器设计方案四：verilog设计十进制计数器设计要求：

1、每当计数器值为4’b001时，自动回到4’b0000

2、每个时钟沿计数器值加1

3、进位输出carry应该与4‘b1001同周期输出

4、异步复位 实验程序：

module cnt10 （ clk， rst_n， carry， cnt ）;

input clk， rst_n;

output carry;

output 3:0 cnt;

reg carry;

reg 3:0 cnt;

always @（ posedge clk or negedge rst_n ）

begin

if （ ~rst_n ）

begin

cnt 《=4‘b0000;

end

else if （ cnt==4‘b1001 ）

begin

cnt 《=4‘b0000;

end

else

begin

cnt 《=cnt + 4‘b0001;

end

end

always @（posedge clk or negedge rst_n）

begin

if（！rst_n）

begin

carry 《=1‘b0;

end

else if（cnt==4‘b1000）

begin

carry 《=1‘b1;

end

else

carry《=1‘b0;

end

endmodule

View Code

测试程序：

`timescale 1ns/1ps

module cnt10_tb（）;

reg clk， rst_n;

wire carry;

wire 3:0 cnt;

always #10 clk=~clk;

cnt10 cnt10_tb（

.clk（clk），

.rst_n（rst_n），

.carry（carry），

.cnt（cnt）

）;

initial

begin

clk=1‘b0;

rst_n=1‘b1;

#10 rst_n=1‘b0;

#10 rst_n=1‘b1;

end

endmodule

波形图

在这个十进制计数器中，唯一要注意的一点就是进位位carry变化的时刻，如果是为了使下一级能正确接收到前一级的进位位标识，要在计数到九时使进位位有效；如上图波形所示。

10进制计数器设计方案五：74191设计成两位十进制计数器

功能：U1的D0 D1 D2 D3 输出的个位，U2的D0 D1 D2 D3 输出的十位。加一键按下数据加一，清零键按下数据清零。该单位电路实现的记录“加一”按键按下次数，清零按键清零的功能。 工作原理：利用四位制计数器74191设计成两位十进制。个位、十位74191计数器的D0 D1 D2 D3脚接低电平，S、M脚接低电平。

个位74191计数器CP脚接按键，十位74191计数器CP脚接来自个位计数器的进位信号，这样个位，十位都处于计数工作状态。个位计数器由Q3Q2Q1Q0（0000）2增加到（1001）2时产生进位信号，进位信号接传给个位计数器和十位计数器，分别实现了各位清零十位加一的功能。

10进制计数器设计方案六：基于MAX+PLUS的十进制计数器的设计详细电路设计方案：基于MAX+PLUS的十进制计数器的设计

本设计采用的七段译码器电路由7447和外部共阴极数码管构成，7447七段译码器将BCD8421码译成数码管所需的七段数显码。

（1）图形设计输入：MAX+PLUS的图形设计输入较其他软件更容易使用，因为MAX+PLUS提供丰富的库单元供设计者调用，尤其是在MAX+PLUS里提供的mf库几乎包含了所有的74系列的器件，在prim库里提供了数字电路中所有的分离器件。因此只要具有数字电路的知识，几乎不需要过多的学习就可以利用MAX+PLUS进行CPLD/FPGA的设计。

（2）文本编辑输入：MAX+PLUS的文本输入和编译系统支持AHDL语言、VHDL语言、VERILOG语言三种输入方式。

（3）波形输入方式：如果知道输入、输出波形，也可以采用波形输入方式。

（4）混合输入方式：MAX+PLUS设计开发环境，支持图形设计输入、文本编辑输入、波形编辑输入的混合编辑。

以上知识分享希望能够帮助到大家！