ic设计从前端到后端的流程，芯片IC设计开发流程：前端设计和后端设计阶段

很多朋友对ic设计从前端到后端的流程，芯片IC设计开发流程：前端设计和后端设计阶段不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

面试时，有人问我对IC设计流程的理解。我隐约觉得有点像FPGA的全流程，但真的没碰过。我在这里总结一下。芯片开发流程如下图所示。芯片设计分为前端设计和后端设计两个阶段。前端设计1.1市场需求分析文档(MRD)芯片开发的首要任务是市场调研报告，说明潜在的市场规模和可利用的市场规模。

客户向芯片设计公司(称为Fabless，Waferless Design Company)提出的设计要求，包括芯片需要达到的具体功能和性能要求；1.2架构文件这是一个关于系统结构和芯片架构的高层跟踪文件，涉及芯片的高层操作、引脚分配和定义、软件编程模型、可测性、寄存器定义和应用模型。1.3微架构文件

它包括芯片内部操作的细节、时钟和复位方案、主要模块的功能描述、典型数据路径的描述、缓冲器要求的分析、吞吐量和延迟的分析、中断和电源管理。这是很多设计师用高级语言(Verilog或VHDL)设计时遵循的蓝图。1.4 RTL设计

芯片分为多个块，每个块又分为多个模块。许多设计师使用Verilog或VHDL来共享设计工作。使用Lint和其他结构工具来确保所有设计都遵循通用的基本设计准则。Lint工具用于检查RTL码错误，其一般应用范围从基本向量宽度不匹配到时钟交叉和同步问题。使用一个好的代码分析工具来检查RTL代码对于及早发现设计和代码中的错误是非常有益的。

常见的商业代码分析工具有：Atrenta的Spyglass，Synopsys的Leda，Cadence的Surelint，Springsoft的nLint，eritools的HDLint。1.5验证1.5.1功能验证RTL设计完成后，需要进行验证。它需要一个测试平台验证环境，在此基础上可以产生测试激励，进行设计验证。系统Verilog、OVM/UVM是最新的验证语言和方法，可用于约束随机化验证。

您通常需要一个描述测试场景的高级文件。模拟工具用于通过各种测试用例来模拟设计。每个测试用例将测试芯片的一些功能。仿真工具记录了每个时钟周期所有内部信号的状态值，这对于发现设计错误的内部细节非常重要。商用仿真工具有Silvaco的SILos，Mentor的Modelsim和Questa，Cadence的nCSim，Synopsys的VCS等。模拟

设计芯片时，经常使用FPGA进行系统仿真验证。FPGA类似于芯片，使用合成的网表来实现所需的功能，但FPGA更灵活。FPGA原本是一个空白的芯片，用户的设计经过合成得到一个bit文件，烧录到FPGA中后可以实现和芯片一样的功能。FPGA可以反复烧，修改设计很容易。

用FPGA实现芯片的功能并在系统中实际验证，有助于从系统层面验证芯片的功能，软件和驱动可以提前开发，有助于在流之前发现隐藏的设计缺陷。目前，FPGA仿真已经成为芯片开发过程中的一个标准环节。后端设计2.1综合

综合是利用软件工具将RTL码(Verilog或VHDL)转化为逻辑门(与门，或门和触发器)的过程。综合工具可以根据一些原则生成综合网表，例如最小面积或最佳时序特性。在开始综合之前，我们需要编写一个全面的约束文档。综合约束文件中需要说明的一些重要内容包括：

时钟频率：这是综合工具需要知道的最重要的信息，它决定了在满足时序要求的情况下，两个触发器之间可以有多少级逻辑电路。

优化目标：最小面积或最佳定时特性。如果工作频率低，时序没有问题，那么我们可以确定综合流程的优化目标为最小面积；如果时序要求苛刻，综合的优化目标应该是最佳时序特性。这时候综合工具可能会把一些电路设计成并行或者流水线结构，会增加芯片面积，但是时序特性会更好。

输出延迟和输入延迟：当一个模块的输出与另一个模块的输入相连时，我们需要描述输出引脚的输出延迟和输入引脚的输入延迟。增肥和保持层次：保持层次时，在模块级合成RTL码，保留其输入输出管脚。当设计扁平化时，合成时不考虑模块之间的边界。一些常用的综合工具有：

ASIC: DC (Design Compiler) of Synopsys, FPGA of Cadence (RTL Compiler) and Talus of Magma: Precision of Tutor, Synplify Series of Synopsys, XST of Xilinx, Shi Ying of Ortera, BlastFPGA of Magma and other 2.2 STA.

统计时序分析。)是一种查明芯片综合或布局后的逻辑是否满足时序要求的方法。在线综合和布局RTL码后，可以提取逻辑门和逻辑门间互连线的延迟参数。这个过程称为延迟提取。在同步设计中，信号从一个触发器的输出经过多个逻辑门到达另一个触发器的输入。

STA工具可以计算出一个触发器的输出到另一个触发器的输入的最大延迟，应该小于一个时钟周期，这样才能保证输出信号在这个周期内到达下一个触发器，不会出现建立时间不符合要求的问题。STA工具还计算从一个触发器的输出到另一个触发器的输入的最小延迟，最小延迟用于确保延迟值大于触发器所需的保持时间。

常见的STA工具有Synopsys Prime Time、Cadence CTE(通用计时引擎)、Mentor SST Velocity、Magma等。2.3门级仿真门级仿真是在包含时序信息的情况下，检查芯片功能是否正确。此时，芯片的所有内部延迟都被标记出来，所以所有内部节点和逻辑门的逻辑值变化都包含了实际延迟。这反映了真实芯片的操作行为。2.4布局(布局)

在这个阶段，布局工具读取合成的网表，所有逻辑门以晶体管和其他基本元件的形式出现。有些芯片的布局是由布局工具自动完成的。有些高频设计需要手工布局。2.5提交设计数据(流片)

在芯片布局和布线之后，可以提取精确的时序信息并反馈给STA工具，用于精确的时序特性检查。之后，需要进行设计规则检查(DRC)。这些工作全部完成后，就可以向芯片厂提交设计数据了。在芯片设计的早期，芯片设计的数据都是用磁带来存储的，所以叫做出带。目前数据多以电子文档形式提交，不再使用磁带，但这个术语沿用至今。系统实现

3.1实验室测试芯片的工程样品需要安装在预先设计的评估板上进行实际应用测试。第一个芯片称为工程样本，目的是发现芯片在实际应用中存在的问题，并解决这些问题。如果全面检测后没有发现问题，该批芯片可以作为正式产品使用。有的博客分为前后端不同，有的前端在前端设计中包含了合成和STA。

因此其前端包括：规格制定、详细设计、HDL编码、仿真验证、逻辑综合、STA和形式验证，前端设计的结果就是得到了芯片的门级网表电路；

后端划分更细，包括：

DFT：Design For Test，可测性设计。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。

DFT工具有Synopsys的DFT Compiler。

布局规划(FloorPlan)：布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等；布局规划能直接影响芯片最终的面积。

工具为Synopsys的Astro。

CTS：Clock Tree Synthesis，时钟树综合，时钟的布线；由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小，这也是为什么时钟信号需要单独布线的原因。

CTS工具有Synopsys的Physical Compiler。

布线（Place Route）：普通信号布线，包括各种标准单元（基本逻辑门电路）之间的走线；比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。

寄生参数提取：由于导线本身存在的电阻，相邻导线之间的互感，耦合电容在芯片内部会产生信号噪声，串扰和反射；这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误；提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

工具Synopsys的Star-RCXT。

版图物理验证：对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking），设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；ERC（Electrical Rule Checking），电气规则检查，检查短路和开路等电气规则违例。

工具为Synopsys的Hercules。

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题。

物理版图以GDS II的文件格式交给芯片代工厂（Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了实际看见的芯片。

黄飞

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