等效时间采样技术的原理、功能及用FPGA器件

很多朋友对等效时间采样技术的原理、功能及用FPGA器件不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

的系统设计

在现代电子测量、通信系统和生物医学等领域，经常涉及到宽带模拟信号的数据采集和存储，以便计算机进行进一步的数据处理。为了不失真地采集高速模拟信号，根据奈奎斯特定理，采样频率必须是信号频率的2倍以上。然而，在电阻抗多频和参量成像技术中，正交序列数字解调方法的抗噪声性能决定了信号每个周期的采样点数。采样点越多，抗噪声性能越高。

当采样信号频率非常高时，为了在采样信号的一个周期内进行更多的采样，有必要增加采样时钟频率。但是，由于系统ADC器件的时钟速率不能满足高频率或存储处理速度的要求，我们可以使用低速ADC器件通过等效时间采样从宽带模拟信号中采集数据，从而使系统易于实现。

1、等效时间采样的原则

等效时间采样技术是将周期或准周期的高频快信号转化为低频慢信号。在电路中，只有采样前的电路有较高的频率要求，大大降低了采样变换后信号处理和显示电路的速度要求，简化了整个系统的设计难度。等效时间抽样可分为序贯等效抽样、随机等效抽样和复合等效抽样。

分别介绍了用两种硬件实现的等效时间采样中的顺序采样。

接下来，我将在等效时间采样中介绍混合时间采样。周期信号的等效时间采样如图1(a)所示。

在第一个周期中，模拟信号在横轴(时间)的第二个和第六个时钟上升沿被采样，图中的箭头表示采样时间。一个周期可以采集两个点，然后在第二个周期的横轴上时钟的第11个和第15个上升沿对模拟信号进行采样。为了便于观察，这里将第一至第五周期的波形垂直排列。可以看出，从每个周期的起始点开始，第二个周期比第一个周期的采样点晚一个时钟周期。

第三周期比从第三周期的起点开始的第二周的采样点晚一个时钟周期。在第四个周期采样时，可以发现第二个采样点已经进入第五个周期。如果我们尝试在第五个周期继续以上述方式采样，即第五个周期的采样点比第四个周期的采样点晚一个时钟，那么我们会发现第五个周期的采样起点采样的值重复了第一个周期采样的值。

所以此时我们可以停止采样，然后我们得到一个正弦波周期内采集的8个数据点，如图1第六个波形图所示。

给出了等效时间采样中每个周期可以采集多个点时的理论依据，以及等效时间采样中每个周期可以采集单个点时的理论依据。

通过对高频时钟的分频，已经达到或接近处理速度时钟的要求。在图1(b)中，具有最小幅度的时钟信号是采样时钟。从图1(b)中可以清楚地看到，分频后的时钟波形在时钟的上升沿对信号进行采样，那么就会得到如图1(a)所示的等效时间采样。图1等效时间采样示意图2。基于FPGA 2.1系统硬件实现框图的等效时间采样实现

系统的整体框图如图2所示。FPGA控制的等效采样时钟连接到ADC器件的时钟部分。ADC器件在时钟的控制下对宽带模拟信号进行采样，采集到的数据传输到FPGA中的FIFO，再由FPGA中的FIFO传输到USB中的FIFO，再由USB将USB中的FIFO数据推送到计算机，计算机对接收到的数据进行重构。

对于信号周期的采集，电阻抗多频和参量成像技术中信号采集的周期是由发射信号的周期决定的，而对于其他复杂的周期信号，可以采用的方法得到周期。

图2 系统方案框图

2.2 等效时间采样时钟的程序实现

图3 展示了基于FPGA 生成的等效时间采样模块的输入端口与输出端口。其中CLK 表示高频时钟的输入，RESET表示的是复位输入端，FREN_CON 表示的是分频控制输入用于控制高频时钟的分频数，SANM_CONT 表示的是模拟信号的周期包含多少个高频时钟信号的波形，CLK_ADC_OUT 表示的是输出时钟端口，此端口连接到模数转换器件（ADC）的时钟输入端口。

图3 等效时间采样模块图

以下是实现等效时间采样所需时钟的代码：

SIGNAL SAMP_CONTS:STD_LOGIC_VECTOR （11

DOWNTO 0）：=（OTHERS=》‘0’）；

SIGNAL ADC_CLK_BANK:STD_LOGIC_VECTOR （11

DOWNTO 0）：=（OTHERS=》‘0’）；

SIGNAL CLK_CNT ：INTEGER RANGE 0 TO 5000：=0；

SIGNAL CLK_TANK:STD_LOGIC：=‘0’；

SIGNAL EN ：STD_LOGIC：=‘1’；

BEGIN

PROCESS（CLK，RESET）

BEGIN

IF RESET=‘1’ THEN EN‘0’）；

SAMP_CONTS‘0’）；

EN

3、 波形仿真

图4 中的波形仿真是以模拟信号的一周期等于8 个CLK 时钟周期，CLK_ADC_OUT 是对CLK 进行4 分频且分频后的时钟占空比为50%为假设的。1 号箭头指向的时钟上升沿标志着第一周期结束，上升沿之后进入第二周期。同理，2号箭头所指时钟的上升沿标志着第二周期的结束，上升沿之后标志着进入第三周期。

图4 波形仿真

在第一个周期中从CLK 的第一个上升沿开始计时同时对CLK 进行分频可以得到CLK_ADC_OUT 时钟信号， 在第一周期中在CLK 的第二个上升沿CLK_ADC_OUT 电平翻转（存在延时）， 在第二周期中在第三个上升沿CLK_ADC_OUT电平翻转， 在第三个周期中在CLK 的第四个上升沿CLK_ADC_OUT 电平翻转。可以看出波形仿真图是对图1（a）、（b）两图表达时钟的实现。

在这里应该注意到，在第一周期中虽然也有8 个CLK 的上升沿，但是并没有表示出如1 号箭头所指CLK 时钟上升沿之后与第二周期第一个CLK 时钟上升沿之间的波形。

4、 结论

本文介绍了等效时间采样的基本原理、系统实现的具体方案。等效时间采样技术实现了利用低速的ADC 器件对宽带模拟信号的采集， 降低了系统对ADC 器件的要求以及系统实现的复杂度。

本文介绍的等效时间采样技术由于使用了FPGA 采样技术， 使得在被采样信号的一个周期中相较于一个周期仅能采集一个点的顺序等效时间采样有很大的提高，并且可以控制被采集信号一个周期中的采集点数从而可以根据后续器件处理速度实现变频控制采样。通过FPGA 实现等效采样时间，降低了系统实现的复杂度，同时可以十分方便的对代码进行修改使系统的调试更加简便。

以上知识分享希望能够帮助到大家！