四种封装方式，常用的五种封装方法说明

很多朋友对四种封装方式，常用的五种封装方法说明不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

五种常用的包装方式

工艺制造商完成图图设计和流片后，可以采用两种方法来测试芯片的功能和性能：一种方法是直接键合到PCB（印刷电路板）上，另一种方法是由封装制造商封装后焊接到系统中。包装方式可分为软包装和硬包装。软封装主要是根据应用需求直接制造成模块，而硬封装则是封装成独立的芯片。

封装方式有多种，如双列直插式封装（DIP）、四方扁平封装（QEP）、小外形封装（SOP）、塑料引线芯片载体（PLCC）等，封装材料也有多种，如塑料封装、陶瓷封装等，您可以根据不同的需求选择任何您需要的封装方式。下面介绍五种常用的包装方法。

1.DIP（双列直插式封装）

DIP（Dual In-line Package），即双列直插式封装。大多数中小型集成电路（IC）采用这种封装方式，引脚数一般超过100个。DIP封装的CPU芯片有两排引脚，需要插入具有DIP结构的芯片插座中。当然，也可以直接插入具有相同数量焊孔和几何排列的电路板中进行焊接。 DIP封装具有以下特点：

适用于PCB板的穿孔焊接，操作方便。

芯片面积与封装面积之比较大，因此体积也较大。

Intel系列CPU中的8088就采用这种封装方式，高速缓存（Cache）和早期的内存芯片也采用这种封装方式。

2.QFP（四方扁平封装）

QFP（Plastic Quad Flat Package）封装的芯片引脚非常小，而且引脚非常细。一般大规模或超大规模集成电路均采用这种封装方式，引脚数一般在100个以上。采用这种方式封装的芯片必须采用SMD（表面贴装器件技术）将芯片焊接到主板上。采用SMD器件的芯片不需要在主板上打孔，一般在主板表面设计有对应引脚的焊点。将芯片的引脚与相应的焊点对齐，完成与主板的焊接。这种方式焊接的芯片如果没有特殊工具很难拆卸。 QFP封装具有以下特点：

适合采用SMD表面贴装技术在PCB电路板上安装布线。

适合高频应用。

操作方便，可靠性高。

芯片面积与封装面积之比较小。

8028：6、80386中的芯片以及Intel系列CPU中的部分486土板均采用这种封装方式。

3.SOP（小外形封装）

SOP（Small Outline Package），即小外形封装。 SOP封装技术由飞利浦公司于1968-1969年开发成功，并逐渐衍生出SOJ（J引脚小外形封装）、TSOP（薄型小外形封装）、VSOP（其小外封装）、SSOP（微缩SOP）、TSSOP（薄型微缩SOP）、SOT（小外形晶体管）、SOIC（小外形集成电路）等。 SOP封装的应用范围非常广泛，主板的频率发生器芯片均采用SOP封装。

4. PLCC（塑料引线芯片封装）

PLCC（Plastic Leaded Chip Carrier），即塑料引线芯片封装。 PLCC封装方式形状为方形，周围有引脚，其整体尺寸比DIP封装小很多。 PLCC封装适合采用SMD表面贴装技术在PCB上安装布线，具有体积小、可靠性高的优点。

5. BGA（球栅阵列封装）

BGA（Ball Grid Array Package），即球栅阵列封装。 BGA封装的I/O端子以阵列状的圆形或柱状焊点的形式分布在封装上。 BGA技术的优点是，虽然I/O引脚数量增加了，但引脚间距没有减少而是增加了，从而提高了组装良率。虽然其功耗有所增加，但BGA可以采用可控塌陷芯片方法进行焊接，可以提高其电热性能；与以前的封装技术相比，厚度和质量有所降低；

与TSOP相比，BGA具有更小的体积、更好的散热和电气功能。 BGA封装技术大大提高了每平方英寸的存储容量。同等容量下，采用BGA封装技术的内存产品体积仅为TSOP封装的三分之一。此外，与传统的TSOP封装方式相比，BGA封装方式拥有更快、更有效的冷却通道。

芯片封装后，芯片的引线可以简单分为：电源线（包括参考信号线）和地线（包括基板连接线）、信号输入线、信号输出线。所有这些导线及其内部导线都会产生牛寄生效应，这些寄生效应对电路性能有影响，特别是在高速和高精度电路中。在电路规划和布局规划中需要采取许多预防措施，以减少封装寄生参数的影响。

封装的寄生参数主要包括：自感（内引线和外引线）、外引线对地电容、外引线间互感、外引线间电容。

自我意识

所有引线（内引线和外引线）都具有一定的自感，电感值主要取决于导线的长度和封装类型。在现代封装技术中，其典型值约为2~20nH。

由于电源线和地线是电路中的公共连接，在典型的混合信号IC中，连接自感产生的噪声对电路的影响主要体现在地电源线和地线上，即电源和地的所谓电压“反射”或“噪声”。当电路中的多个逻辑门在每次时钟跳变时进行切换时，会在与之相连的电源线和地线上产生大量噪声，因此在混合系统的映射设计中，通常将模拟模块和数字模块的电源线和地线分开提供，即所谓的“模拟电源”和“数字电源”。

但在图设计中不可能绝对将电源线分为模拟电源和数字电源，有时需要第三条电源线来避免模拟电源和数字电源之间的相互干扰。此外，还可以采用多个焊盘、多个内引线和多个封装引脚来降低引线的等效电感。还可以使用一个大的片上电容来保持电源VD和地之间的电压稳定。

采用片内电容方法解决自感影响时，应注意片内电容的选择，避免在芯片工作频率下与封装电感产生谐振（可以通过设计几个电阻与电容串联来打破谐振）；另外，在CMOS工艺中，电容一般由MOS管组成，需要较大的晶体管，从而大大增加了芯片面积。

而基板（内部连接也体现自感。在现代封装中，通常将管芯通过导电树脂直接固定在接地的金属层上，并连接到多个接地的封装引脚，以充分降低基板的噪声并消除基板连接的自感。

输入信号有时也会受到引线自感的影响，主要体现在信号高频成分的衰减，也会体现在瞬态波形中出现严重的阻尼振荡，从而影响信号的稳定性。

互感

内外引线上的瓦片电感会将一些噪声耦合到敏感信号中，进而影响信号。模拟电源和模拟输入都容易受到数字电源噪声或时钟线跳变的影响。这时就需要仔细规划焊盘的结构和位置，以减少互感的影响。

减小互感的方法主要有两种：一是连接时使引线相互垂直；二是使引线相互垂直。另一种是在敏感信号的内引线之间插入相对稳定的地线或电源线。当然，对于多条平行线，也可以规划用地线包围，以减少互感的影响，从而可以忽略不计。

同理，在规划地图时也可以减小互感，即布线时将电流方向相反的两根引线并排布置，可以利用互感来减小自感。因此，在规划焊盘结构时应充分利用这一特性。

另外，每根外部引线都有对地的寄生电容，即所谓的自感和互感电容，这可能会限制电路的输入带宽或增加前级的负载。更重要的是，这个电容以及内外引线上的总电感将具有一定的谐振频率，可以通过电路中不同的瞬态电流来激励。由于内、外引线串联

电阻较小，因此其品质因数（Q）较大，会引起强烈的谐振，从而显着放大噪声。外部引线之间的电容会导致线路之间产生额外的耦合，这也需要包含在仿真中。

以上知识分享希望能够帮助到大家！