NAND，Flash接口的演进史

很多朋友对NAND，Flash接口的演进史不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

1从Flash系统的性能提升来看，从SD卡、手机、平板等消费类产品到数据中心的企业级场景，NAND Flash以其高性能、大容量、低功耗、低成本等优势非常受欢迎，是目前应用最广泛的半导体非易失性存储介质。为了满足业务场景越来越苛刻的性能要求，人们想了很多方法来提升基于NAND Flash的系统的性能，这些方法可以分为以下几类：图1 Flash系统性能提升概述。

-提高总线频率，优化交流时序：在满足可靠传输的基础上，提高NAND Flash的总线频率，尽可能以较小的时序参数运行。

尤其是当页面尺寸越来越大(2K 4K 8K 16KB)时，优化时序参数以减少总线上的数据传输时间就显得尤为重要，这也是人们20多年来一直努力的方向。例如，当总线接口速度为200Mbps (100MHz)时，完成4KB的数据传输大约需要40us，但如果总线接口速度提高到1600Mbps (800MHz)，就可以完成。

-使用缓存读/编程：一般情况下，LUN(逻辑单元号)是NAND Flash的最小逻辑操作单元，读写操作是串行进行的，即一个读写命令完成后，才能进行下一个读写操作。缓存读取/编程允许用户在NAND闪存阵列繁忙时同时在总线上传输读取/写入数据，从而提高流水线效率。

-多通道并发技术包括：1)通道间并发，允许用户在不同的通道上并发执行独立的命令和数据操作；2)通道内并发，即交错操作，允许用户在一定的约束条件下，在一个通道内的不同CE之间或一个CE内的不同管芯之间进行交错；3)多平面操作，即多平面操作，允许用户并发读写Die中的不同平面。

可以说，正是因为有了多通道并发技术，基于NAND Flash的固态存储产品才能达到GB级的读写性能。

可以看出，上述优化涵盖了NAND Flash的基本时序/指令优化到系统级的综合优化，在实际应用中可以根据系统需求进行组合和选择。经过多年的发展，Cache Read/Program和多通道并发技术已经发展的比较成熟，近几年的变化比较小。但NAND Flash总线的频率提升技术一直在蓬勃发展，近年来有加速演进的趋势。下面，我们将结合ONFI协议的演进来体验NAND Flash接口速度的演进。2ONFI接口发展历史

ONFI (Open NAND Flash Interface)成立于2006年5月，致力于简化NAND Flash在消费电子应用和计算平台中的集成和普及。自2006年12月第一个ONFI协议发布以来，ONFI组织已经发布了几十个版本，最大接口速率也从最初的50Mbps发展到了最新的3600Mbps。从图2中，我们可以看到ONFI协议的接口演进趋势。图2 ONFI接口速率的演变

-ONFI 1.0:随着NAND Flash在SD卡、IPod等消费电子产品上的成功应用，以及基于闪存的MP3、U盘的需求日益增加，NAND Flash的应用领域得到了极大的拓展。但由于不同NAND Flash厂商的接口协议不同，下游主控厂商和产品厂商遇到各种兼容性问题。为了改变这种状况，英特尔率先成立了ONFI组织，并很快推出了1.0版本，旨在统一NAND Flash接口协议。

-ONFI2。X: ONFI2。x推出NV-DDR技术，通过双倍数据速率实现速率倍增。最大接口速率从ONFI 2.0的133Mbps发展到ONFI 2.1/2.2的200Mbps。NV-DDR技术引入外部参考电压作为数据输入/输出信号的采样参考，利用源同步时钟精确锁存数据、命令和地址信号。然而，由于DQS和时钟不是差分信号，边沿容易受到干扰。目前主流消费级/企业级NAND Flash中很少见到NV-DDR接口。

-ONFI 3.x:ONFI 3.x引入NV-DDR2技术，最大接口速率从ONFI 3.0/3.1的400Mbps演进到ONFI 3.2的533Mbps。NV-DDR2引入差分信号和片上终端(ODT)技术来提高信号质量。在差分模式下，通过在数据传输期间启用RE_n/RE_c差分信号对和DQS_t/DQS_c信号差分信号对，可以有效地抑制噪声和干扰。

通过在NAND Flash芯片上集成ODT端接电阻，可以最小化NAND Flash的控制器与信号传输通道之间的阻抗失配，有助于减少信号反射。此外，ODT电阻可以通过软件配置寄存器来控制，因此硬件电路设计可以大大简化。

-ONFI 4.x:ONFI 4.x引入NV-DDR3技术，最大接口速率从ONFI 4.0的800Mbps演进到ONFI 4.2的1600Mbps。为了保证高速信号传输的质量，NV-DDR3引入了多种校准技术，包括ZQ校准、占空比校正(DCC)和读/写DQ校准。上面提到的ONFI 3.0引入了ODT技术。由于NAND Flash上的ODT电阻是用CMOS工艺制作的，在温度和电压变化时容易漂移，所以需要通过ZQ校准技术，用外部的高精度电阻来校准电阻。

DCC校准可以调整信号占空比，解决高速信号传输路径不对称导致的上升沿和下降沿不匹配问题，而读/写DQ校准可以保证读/写采样信号对准眼图中心。

- ONFI 5.x：ONFI 5.x引入了NV-LPDDR4技术，最大接口速率从ONFI 5.0的2400Mbps演进到ONFI 5.1的3600Mbps。为了解决高速接口带来的巨大信号完整性挑战，ONFI 5.x除了进一步加强写校准和VrefQ校准外，还引入了非对称DQS设计和自适应均衡器设计。如DFE（ecision Feedback Equalizer，判决反馈均衡器）技术用上次信道的输出经过判断后加权反馈到输入上，可以消除码后干扰。

另外，NV-DDR3和NV-LPDDR4支持的最大接口速率相同，但NV-LPDDR4的优势在于采用LTT技术后可大幅度降低读操作功耗。

从ONFI 1.0到近期最新发布的ONFI 5.1可以看出，为了匹配系统前端接口（如eMMC/UFS/PCIe）越来越高的带宽要求，NAND Flash接口速率整整提升了72倍，而且未来还将快速走向下一个峰值。

那接口速率的提升给系统带来的收益是否也在翻倍上涨呢？答案是否定的。

3传统协议的不足呼唤进一步改进

NAND Flash总线上传输的信号可分为命令、地址和数据3种，通过DQ[7:0]时分复用，在不同的时刻分别传输命令、地址和数据。其中，数据是同步传输、差分采样，速率较高；但命令和地址是异步传输、单端采样，速率较低。从ONFI 1.0到ONFI 5.1，接口速率得到了飞速发展，但命令、地址和数据的传输形式基本不变。

实际上，随着总线速率提升，改善的主要是数据传输时延，命令和地址的传输时延并没有得到改善，对系统而言总线使用效率是在不断下降的。如下图三在乐观的场景下比较了写/读场景的总线效率，可以看到，读和写的总线效率都在逐渐降低，尤其是在读场景跌落到50%左右时进一步加剧了系统设计的挑战。

图三NAND Flash总线效率分析

图四以业内某型号SSD为参考，与忆联企业级固态硬盘产品UH811a进行了对比分析。可以看到，两款SSD的读带宽相当，都在7000MB/s左右，但UH811a的4K随机读IOPS相比参考SSD有显著提升。进一步分析可以发现，将UH811a的4K IOPS换算成带宽，是与读带宽相当的；但对参考SSD进行同样的换算，则换算出来的带宽只有读带宽的70%，原因就在于随机读操作的总线开销高于顺序读。

图四读带宽vs 4K读IOPS

可见，在传统命令/地址/数据传输形式不变的情况下，随着接口速率提升，增加系统复杂度的同时，带来的收益却在衰减，因此，传统协议的不足推动协议不断改进。面对这个问题，JEDEC组织正紧锣密鼓地讨论协议的下一轮演进，未来将在提升接口速率的同时优化命令/地址传输方式，这也势必会给主控设计带来新的考验。

4总结

一直以来，提升NAND Flash接口速率是提高系统性能的主要手段，NAND Flash厂商也想出了各种办法来解决高速信号带来的信号完整性问题。面向未来，传统的命令/地址输入方式导致总线利用率不高，协议的进一步演进除了考虑继续提升接口速率外，也将迎来新的命令/地址输入方式。

忆联将密切关注协议发展动态，并以灵活的架构来兼容支持未来的介质，给客户带来更好的存储产品与解决方案。

审核汤梓红

以上知识分享希望能够帮助到大家！