数据库基础知识总结，DDR基础知识总结

很多朋友对数据库基础知识总结，DDR基础知识总结不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

最近有些项目涉及到了DDR应用。虽然比较简单，但都是单粒子形式，不像复杂的多粒子形式，但我还是打算总结一下。本文将首先介绍基础知识。1.1简介。DDRx DDR是DDR SDRAM的缩写，但人们习惯称之为DDR，即双倍数据速率同步动态随机存取存储器。中文叫双倍速率同步动态随机存储器，同步就是需要一个时钟。

DDRx发展迅速。虽然DDR5的正式规格尚未公布，但前段时间发布的小米10全系列手机已经搭载了镁LPDDR5。我在实际工作中使用最多的内存颗粒是DDR3和LPDDR3，而NAND和EMMC是闪存颗粒，其他DDR只是为了了解。DDRx粒子的一些常见参数如表1所示。表11.1 SSTL水平

LVTTL电平是单端信号，而SSTL电平本质上是差分对。其实现机制是将信号与参考电平Vref组成的差分对进行比较。如图1所示，VIH和VIL各有一个交流参数和一个DC参数。信号第一次跨越交流阈值的时间用作时序计算的参考点。此后，只要信号保持在DC阈值内，逻辑状态就保持不变。这种设计降低了噪声和振铃对信号质量的影响。在SSTL_18中，规定端接电阻上拉至VTT电源，如图2所示。

在典型应用中，VREF和VTT等于VDDQ/2，因此接收端的电压同时取决于驱动器、端接电阻RT和端接电压VTT，驱动器的输出电阻Ron一般不大于21R。该端接电阻的主要功能是改善信号完整性，尤其是在具有一个驱动器和多个驱动器的飞越拓扑结构中。此外，还能增强驾驶能力。DDR颗粒少的时候(有一两个的时候请咨询DDR厂家确认)，可以省略VTT。

此外，当驱动端的电平高或低时，电流反向流动，因此VTT电源需要具有提供电流和吸收电流的能力，不能使用普通电源。

图1图21.2 HSUL级别HSUL-12级别主要用于点对点未端接总线拓扑，无需外部串行或并行匹配电阻，从而降低了端接功耗。该电平由LPDDR3使用。1.3 POD水平

POD为伪漏开路电平，其内部端子上拉至VDDQ，而SSTL内部上拉至VDDQ/2，分别如图3和图4所示。因此，当驱动端输出高电平时，由于驱动端和接收端的端电压为VDDQ，因此没有电流流过，从而降低了功耗；当驱动器输出低电平时，由于上拉电压较高，POD的功耗略高于SSTL。因此，DDR4具有DBI功能，即数据总线反转。当一个字节中0的位数大于1的位数时，0和1可以反转以减少功耗。

因为POD的参考电平Vref会随着驱动强度、负载、传输线特性而变化，所以DDR4数据信号的参考电平VrefDQ是在芯片内部自己产生的，没有这个电平的外部管脚，只有地址信号的参考电平管脚VrefCA。POD的VrefDQ由芯片自己通过控制寄存器的设置值进行优化调整，称为VrefDQ训练。图3和图4中需要提到的另一点是，LPDDR3的内部端接ODT也被上拉至VDDQ。1.4书写水平

为了实现更好的信号完整性，DDR3内存模块对命令、地址、控制和时钟信号线采用飞越拓扑(一种特殊的菊花链)，如图5所示。

这种拓扑可以减少存根的数量和长度，但同时也会造成每个存储粒子的CLK和DQS信号之间的飞行时间偏差。所以DDR3颗粒引入了写入调平功能。如果DDR控制器也支持此功能(并非所有控制器都支持此功能)，则CLK和DQS之间的飞行时间偏差可以得到补偿。写均衡的基本目的是当DQS信号到达DDR粒子时，将该信号的上升沿与CLK时钟信号对准。

DDR控制器不断调整DQS的传输延迟，DDR粒子在DQS信号的上升沿采样CLK时钟信号，通过DQS数据信号反馈CLK时钟状态给DDR控制器，直到DQS信号从0变为1。此时，CLK和DQS对准，并确定DQS延迟值以完成调整过程，如图6所示。

图5图6

以上调整过程的文字描述可能不是很直观。我们用一个简单的例子来解释一下。如图7所示，粒子1的CLK飞行时间为1ns，粒子2的CLK飞行时间为2ns，粒子1和粒子2的DQS飞行时间为1ns。如果不执行写入均衡调整，则粒子2的CLK信号和DQS信号的飞行时间偏差为1ns，并且它们不对准。

调整后，控制器发送粒子1的DQS，然后延迟1ns发送粒子2的DQS，这样粒子1在1ns后收到对齐的DQS和CLK，粒子2在2ns后收到对齐的DQS和CLK，满足时序关系。

图72。DDRx管脚描述2.1管脚功能DDRx是典型的源同步时钟(另一种时钟系统是普通时钟)，其信号管脚主要有差分时钟CK/CK#、时钟使能CKE、片选CS#、行地址选通RAS#、列地址选通CAS#、写使能WE#、存储体地址选通BA0BAn、地址A0An、数据DQ0~DQn。不同代的DDR/DDR2/DDR3有不同的引脚。下图分别是DDR3、LPDDR3和DDR4的引脚描述。图8 DDR3引脚描述

图8 DDR 3引脚描述，图9 lpddr 3引脚描述，图10 DDR 4引脚描述，图10 DDR 4引脚描述。除了上述引脚，DDR 3还引入了一个新的引脚，RESET# reset引脚在正常工作时必须为高电平。ZQ引脚必须通过一个240 ohm1%的高精度电阻连接到GND，该电阻用于校准内部ODT电阻和DDR ON电阻R ON，因为内部电阻会随温度变化，需要校准以确保精确的端子匹配。

DDR3的参考电压也是一分为二，即数据信号的VREFDQ和地址控制信号的VREFCA。2.2 TDQS功能

另外，TDQS/TDQS#的作用可以在DDR3的说明书中看到。这个功能比较冷门，工作中没有用过。在JEDEC中也有描述，比较混乱。后来看到镁文档里的解释(TN-41-06:micron-technical note DDR 3 termination data strobe)，在这里分享一下。对电路设计有个了解就够了，不用走太远。

该功能仅在数据位宽x8的内存颗粒上使用，主要用于简化x4位宽与x8位宽内存混合使用的存储器控制系统的设计，如图11所示，x8的内存条中每8bits需要一对DQS，而x4的内存条中每4bits需要一对DQS，即8bits的x4内存条需要两对DQS，而x8内存条只需要一对DQS，这就会造成DQS信号的负载不均衡，从而引起信号完整性（SI）问题。

因此，x4内存条的其中一对DQS信号连接到x8内存条的TDQS上进行端接，并开启x8内存条的TDQS功能，从而保证负载均衡，不产生SI问题。

图11

以上知识分享希望能够帮助到大家！