分段多项式逼近的DDFS研究及FPGA实现的设计过程——浅析

很多朋友对分段多项式逼近的DDFS研究及FPGA实现的设计过程——浅析不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

感应磁强计基于法拉第电磁感应原理，用于探测近地空间的低频交变磁场。它通常带有一个标准信号源，用于在轨校准。高质量的校准探测信号是保证感应磁力仪探测变化磁场波形和频谱信息科学性的前提。直接数字频率合成(DDFS)是由J.Tierney在1971年首先提出的。

DDFS采用数字技术基于相位合成频率，具有高稳定性、高分辨率和小相位噪声。DDFS的性能指标远远超过传统的频率合成技术，因此被广泛应用于数字通信和精密仪器中。直接数字频率合成技术可以为感应磁力仪提供高精度的标准校准信号源。

DDFS输出信号的频率表示为：其中FCW是频率控制字，传统方法的相位-幅度映射结构基于查找表ROM。ROM容量随着输出的位宽d成指数增长。为了减少ROM容量，相位累加器的位宽被截断，高W位被保留作为相位-幅度映射的输入位宽。由于相位截断，合成信号的无杂散动态范围(SFDR)将明显减小。非量化输出的SFDR是截断字长的线性函数，可近似为：

d是输出信号的位宽，SFDR应大于量化信噪比。利用三角函数四分之一象限对称的象限压缩方法，可以进一步减小查找表的容量，节省75%的资源。仅仅依靠相位字的截断和象限压缩不能显著减少查找表的容量。已经广泛研究了各种其他振幅相位映射方法，这些方法通常分为两类：

ROM压缩算法的角度分解和无ROM幅相转换技术。无ROM DDFS摆脱了大容量查找表的限制，利用逻辑运算将相位转换为幅度。如旋转角度算法(CORDIC算法)、泰勒级数展开算法、分段线性插值和分段多项式逼近。

在分段多项式逼近法中，随着分段多项式逼近算法阶数和分段数的增加，在获得较小幅度误差和高SFDR的同时，硬件资源占用和功耗也随之增加。因此，平衡分段多项式逼近算法的段数和最高阶是平衡算法硬件性能和资源占用的关键。

1分段多项式逼近算法的研究；目标函数用两个不相等的四阶偶次幂多项式逼近，在区间压缩方法的前提下拟合余弦函数的前四分之一周期。相位分割点将[0，/2]分为两段，拟合目标函数的表达式为：

Pij(i=1，2，j=0，2，4)表示为I阶和j阶的系数，最大幅度误差MAE和SFDR是评价DDFS输出信号的两个重要指标。当MAE减小到0时，理论上SFDR是无穷大。由于量化位宽和硬件资源的限制，在实际硬件电路中无法实现。可以通过减少MAE来增加SFDR。当值固定时，通过最小均方MMSE获得目标函数的最小误差对应的多项式系数：

当相位点为=/3时，MMSE最大，最大绝对误差为2.110-4《2-12》。表1显示了拟合结果多项式的系数。f(x)的SFDR的理论上限可以通过傅里叶级数展开得到。因为合成的余弦信号是偶对称的，并且具有四分之一象限对称性，所以只有奇余弦谐波系数是非零的。图1是公式(4)的算法的傅立叶变换频谱图，其中SFDR的理论上限是94.98 dBc。

基于单级四阶偶次幂多项式相位-振幅映射的输出的SFDR的理论上限是74.352 dBc。上述近似算法的输出信号的SFDR比上限大20 dBc以上。2基于定点的相位-幅度映射设计利用霍纳定律实现四阶偶次多项式可以减少一个乘法器的使用，降低运算复杂度。理论上，本文设计的DDFS结构的最大SFDR为94.98 dBc。根据公式(2)，地址位宽W应该是W”94.98，并且W=16。根据公式(3)，输出D是15比特。上述DDFS的结构如图2所示。

2.1固定系数乘法器优化数字电路可以将2的整数幂运算简化为逻辑左移或右移，其中，hik{-1，1}，dik{…，-2，-1，0，1，2，…}。m的最大值受被乘数的字长限制，所以应该尽量小，以降低结构的复杂度。图3示出了量化位宽为14的乘法器优化，其中虚线表示流水线阶段。产生/2弧度所需的固定系数乘法器如图4所示。2.2平方电路优化

对平方运算进行了优化，分解为并行舍入运算，取代了简单的运算后截取，降低了电路的复杂度。图2中所需的平方电路具有15位输入和16位输出。改进的四级流水线的方形电路在图5的右侧示出。与直接截断相比，舍入误差仅为1 LSB，小于2-15。量化误差对SFDR的影响是非线性的。等式(12)中的参数通过Nelder-Mead的非线性单纯形法重新计算，优化的系数如表2所示。

图6为定点量化后输出信号的频谱，SFDR约为93.03 dbc，与浮点数计算的理论最大SFDR相差约2 dBc。因此，本文的设计方法可以在不明显增加硬件资源消耗的情况下，提高合成信号的SFDR。3 FPGA仿真及结果分析为了验证上述算法设计的DDFS的有效性，以ISE为开发平台，基于Xillinx spatan-6系列XC6SLX16 FPGA进行了系统仿真。

图7显示了当程序下载到FCW=127的FPGA时，虚拟逻辑分析仪chipscope在线收集的波形数据。表3中的列显示了这种设计方法与其他基于FPGA的DDFS实现之间的比较。与文献[7]中的算法相比，本文方法可以用较少的硬件资源获得输出误差较小、运算频率较大的输出信号。与参考文献[11]至[13]相比，在相同的SFDR水平下，本文使用的硬件资源减少，且最大工作频率不受影响。

结论本文采用最小平均法得到的不等二级四次偶次幂多项式作为目标函数拟合的余弦函数，在单级情况下可以产生大于约20 dBc的无杂散动态范围。根据SFDR的上界，分析和选择了相位-幅度映射的最佳输入和输出比特宽度。对固定系数乘法器和平方器进行了优化，并用非线性单纯形法减少了量化、舍入和截断引起的误差。

与其他设计方法相比，理论极限与DDFS结构相差仅2 dBc，在SFDR同级，减少了资源的使用。该设计方法为新一代天基星载感应磁力仪的高精度校准信号源提供了一种新的设计思路。

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