fpga开发流程六步，FPGA开发流程详细解析

很多朋友对fpga开发流程六步，FPGA开发流程详细解析不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

1.FPGA开发流程：电路设计和设计输入仿真验证：使用Xilinx集成仿真工具就够了逻辑综合：使用XST(Xilinx综合工具)工具版图和布线：使用Xilinx实现工具tool FPGA配置下载：使用iMPACT工具。

2.时间序列注释文件是指sdf(标准延迟格式定时注释)文件。在Xilinx公司的FPGA/CPLD设计中，“。SDF”作为时序注释文件的扩展，而在Altera公司的FPGA设计中，“。sdo”作为时间序列注释文件的扩展名。

它在仿真过程中的主要作用是为SDF标记文件中的每个底层逻辑门提供三个不同的延迟值，分别是典型延迟值、最小延迟值和最大延迟值，用于静态时序分析(STA)仿真验证。

3.FPGA/CPLD设计中综合的作用是将寄存器传输层的结构描述转化为逻辑层的结构描述，将逻辑层的结构描述转化为电路的结构描述。综合步骤的输入是HDL源代码，输出是逻辑网表。4.ModelSim模拟器是事件驱动的，可以用来模拟Verilog语言和VHDL语言，也支持两种语言的混合模拟。

5.根据设计阶段的不同，仿真可分为三种类型：RTL行为级仿真、集成后门级功能仿真和时序仿真。6.ModelSim提供的调试方法和工具如下：在源文件窗口中设置断点或者分步设置断点。观察波形测量时间。在数据流窗口中浏览设计的物理连接。查看或初始化存储器。分析模拟效率。测试代码覆盖率。波形比较。

7.HDL Bencher的Xilinx版本可以支持三种输入方式：VHDL语言输入、Verilog HDL语言输入、Xilinx原理图输入。8.实现是将设计的逻辑网表信息转换成所选器件的底层模块和硬件原语，将设计映射到器件结构，进行布局布线，从而达到在所选器件上实现设计的目的。9.实现主要分为三步：翻译：将多个设计文档组合成一个网表。

映射到设备单元(Map):将网表中的逻辑符号(gates)组装成物理元素(CLB和IOB) PlaceRoute:将元素放入设备并连接，同时提取时序数据，生成各种报表。

10.实现前要设计实现约束：约束一般包括管脚锁定、时钟约束、全局时钟、第二全局时钟、分组约束、物理特性约束等信息。约束编辑器可用于在ISE中生成约束文件(UCF)。11.FPGA设计指导原则：面积和速度的平衡和交换原则、硬件原则、系统原则和同步设计原则。

12.ISE中的HDL编辑器工具包括Verilog和VHDL，大致可以分为以下四项：设备实例化、语法模板、综合模板和自定义模板。13.XST (Xilinx Synthesis Technology)是嵌入Xilinx ISE的综合工具。XST的输入文件通常是HDL源文件，XST已经支持Verilog和VHDL混合语言源代码的输入。XST的输出文件是NGC网表，XST的报告文件是日志文件。

14.XST的综合约束文件是XCF(XST约束文件)，布局布线阶段最重要的约束文件是UCF(用户约束文件)。15.XST综合主要分为以下三个步骤：HDL源代码分析、HDL代码综合和底层优化。

16.Xilinx全局时钟资源必须满足的重要原则是：“使用IBUFG或IBUFGDS的充要条件是信号从专用的全局时钟引脚输入”。即当一个信号从全局时钟引脚输入时，不管是不是时钟信号，IBUFG还是IBUFGDS必须使用；如果IBUFG或IBUFGDS的硬件原语用于信号，则信号必须从全局时钟引脚输入。17.BUFGP相当于IBUFG和BUFG的组合，所以BUFGP的使用也必须遵循上述原则。

18.全局时钟资源的实例化方法大致可以分为两种：直接在程序中实例化全局时钟资源，通过综合相位约束或实现相位约束来使用全局时钟资源。19.简述全局时钟资源和第二全局时钟资源的概念和基本使用方法。

同步时序电路基于时钟触发沿的设计，对时钟周期、占空比、延迟和抖动提出了更高的要求。为了满足同步时序设计的要求，FPGA/CPLD设计中一般使用全局时钟资源来驱动设计的主时钟，以达到最低的时钟抖动和延迟。第二个全局时钟资源也称为长线资源。它分布在芯片的行和列的堤岸上，一般采用铜铝工艺，长度和驱动能力仅次于全局时钟资源。

与全局时钟类似，第二全局时钟资源直接与逻辑单元如IOB、CLB、块选择RAM等相连。第二全局时钟信号的驱动能力和时钟抖动延迟仅次于全局时钟信号。

Xilinx全局时钟资源的使用方式有五种：IBUFG BUFG，ibugdsbug，BUFG DCM BUFG、逻辑BUFG和逻辑DCM BUFG。

第二个全局时钟资源的使用方法一般是在Xilinx的约束编辑器的专用约束(Misc)选项卡中指定所选信号使用低抖动延迟资源“低偏斜”。也可以直接在指导Xilinx实现步骤的用户约束文件(UCF)中添加约束命令“USELOWSKEWLINES”。

以上知识分享希望能够帮助到大家！