数字频率计设计电路图，数字频率计设计

很多朋友对数字频率计设计电路图，数字频率计设计不是很了解，每日小编刚好整理了这方面的知识，今天就来带大家一探究竟。

数字频率计设计一、 实验目的1、熟悉CPLD开发软件的基本使用。 2.了解频率计的测量原理。 3.掌握CPLD逻辑电路设计方法。 4.掌握虚拟数字频率计的软件设计。 二、 实验任务及内容1、用CPLD设计数字频率计电路。设计要求为：测量范围：1Hz1MHz、分辨率、CPLD下载及实现数码管动态扫描显示电路。 2.利用LabVIEW设计虚拟频率计软件。需要设计软件界面。选通时间为4级，1s、100ms、10ms、1ms，频率数字显示。 3、使用设计的虚拟逻辑分析仪软件和CPLD电路对软硬件进行调试和测试： 三、 实验设备1、SJ-8002B电子测量实验箱1套2、计算机1台（具备运行Windows 2000及以上操作系统的能力）图形控件） 3. 1 个函数发生器4. 1 个SJ-7002 CPLD 实验板5. 几根短线四、 实验原理4.1频率测量原理所谓“频率”就是单位时间内周期信号变化的次数。电子计数器严格按照f=N/T的定义测量频率。相应的频率测量原理框图和工作时间波形如图1所示。从图中可以看出测量过程：待测输入信号经过脉冲形成电路形成计数窄脉冲，时基信号发生器产生计数门信号，待测信号通过门进入计数器进行计数，即可得到其频率。设闸门开启时间为T，待测信号频率为fx，闸门时间T内计数器计数值为N，则待测频率为fx=N/T (1) 若假设选通时间为1s，计数器值为1000，则待测信号的频率应为1000Hz或1.000kHz。此时频率测量分辨率为1Hz。本实验的门时间分为4个级别：1s、100ms、10ms、1ms。图1 频率测量和时间波形原理框图4.2 数字频率计组成本实验所需的数字频率计组成如图2所示，频率计的硬件电路（如图1所示）是在CPLD芯片中实现的，测量结果通过实验盒提供的EPP通讯接口发送至计算机。频率计的软件和人机界面由计算机完成。同时，计算机还可以向电路输出清零、选门的控制信号。本实验的第一个任务是在提供的CPLD实验板上设计并实现频率计测量电路，第二个任务是在计算机上使用LabVIEW软件设计频率计界面和程序。图2 数字频率计框图4.3 CPLD 特性及设计流程CPLD 器件是由用户配置的电路，完成一定的逻辑功能。该CPLD实验电路板采用ALTERA公司的EPM7128SLC84器件。其特点是：84个Pin，内部有128个宏单元，2500个等效逻辑门，速度为15ns，采用PLCC84封装。除了电源引脚、接地引脚、全局控制引脚和JTAG 引脚外，还提供了总共64 个可用的I/O 引脚，这些引脚可以配置为输入、输出和双向模式。 CPLD的设计流程如图3所示。本实验使用的设计软件是ALTERA公司的Quartus，下载方式采用并口电缆ByteBlaster。下载时的硬件设置操作如图4所示。 图3 CPLD设计流程及并行电缆下载原理图图4 下载时选择ByteBlaster4.4 CPLD实验电路板进行硬件设置1）数字信号输入：8路ON~OFF（K1~ K8）开关2）数字信号输出（显示）：8个LED灯（LED1LED8），低电平亮3）6个LED 7段数码管，采用动态扫描方式，L1、L2、L3位选择信号，低有效，A、B、G为七段码，DP为小数点，均为低有效。

4）时钟晶振：频率为1MHz，连接到CPLD的时钟引脚。注意：当使用CPLD板的1.000MHz晶振时钟时，CPLD板上的S1短路块需要放在右侧。图5 CPLD实验板电路板照片及框图4.5 CPLD实验电路板原理及与实验箱62芯插座的连接关系图6为CPLD板的详细电路图。 CPLD的用户可定义引脚如表1所示，共有25个引脚，都可以根据需要定义为输入或输出。实验箱CPLD及62核插座定义表如表2所示。3个8位数字I/O口可作为频率计的输入计数结果，1个5位单向数据输出端口是频率计的控制端口。表1 用户可用的CPLD 自定义I/O 管脚P4 P5P6P8P9P10P11P15P16P17P18P20P21P22P24P25P27P28P29P30P31P77P79P80P81 表2 CPLD 与62 芯插座连接管脚定义管脚名称CPLD 芯片管脚62 芯插座管脚描述管脚名称CPLD对应引脚62 芯插座引线引脚说明DO0P4016 数字I/O 口地址为03HDO24P6328 单向输出口地址为06HDO1P3648DO25P7660DO2P4117DO26P6429DO3P4449DO27P7561DO4P4518DO28P6830DO5P4650VCCP3,P13,P26,P3P43, P5, P66, P783 1、62+5V供电DO6P4819DO7P4951DO8P5020数字I/O口地址为04HDO9P5152GNDP1、P7、P19、P32、P42、P47、P59 ,P72,P82,P8413,44 电源地DO10P5521DO11P5253DO12P5422DO13P6554DO14P5723CPLD 时钟源sourceCLKP8345 通过S1 短接选择连接CPLD-CLK1DO15P6755DO16P5624 数字I/O 口地址为05HD O17P6956 DO18P5825outsideclkP3915 选择连接（P83） DO19P7057allCLRP3547 系统总清零DO20P6126outside_triP3714 外部触发DO21P7358DO22P6027DO23P7459 图6 CPLD 实验板电路原理图五、 设计指导：分为两部分：CPLD 硬件电路设计和虚拟频率计软件设计5.1 CPLD 硬件电路设计CPLD 设计与调试的流程为：任务分析、层次分解、得到顶层设计框图，大致确定了各个子模块（子电路）的功能、输入和输出； 子模块电路设计及软件仿真； 完成顶层电路设计和顶层仿真； 分配引脚、下载、连接和调试。 5.1.1 设计任务分析和顶层设计根据设计任务，可分为四个部分： (1) 选通时间和测量控制：选通时间分别为1s、100ms、10ms、1ms，由1MHz参考时钟1Hz、10Hz、100Hz、1kHz时基信号作为门控信号，控制测量结果的锁存。 (2)多位计数器电路：根据最大选通时间1秒、被测信号最大频率1MHz，选择6位十进制计数器，保证测量计数器不溢出。 6位十进制计数器对被测信号的脉冲进行计数，输出6位十进制计数值，每个计数值用4位BCD码表示，共24行。每次测量开始前清除计数值。 （3）计数结果锁存器与实验箱接口：用锁存器在测量门时间到时锁存计数值（6位BCD码），供计算机读取。 (4)计数结果6位数码管动态显示电路：设计6位BCD多路数据选择器选1，输出BCD码(4行)送入BCD七段译码器信号从CPLD输出到数码管的7段。同时，多路数据选择器的控制选通信号需要三个，必须与6位数码管的位选择信号同步。位选信号来自电路板时钟（1MHz）分频，经译码器译码（一次只能选一位数码管）。为保证多位显示均匀、无闪烁，请计算和设计分频的频率和电路。根据CPLD电路的层次化设计功能，设计了如图7所示的顶层设计框图。

图7 频率计顶层设计框图5.1.2 一些电路设计技巧电路设计有两种方法：原理图设计和HDL 语言文本设计。可以根据电路的特点和每个人的情况来选择。对各个子模型进行软件仿真，首先创建波形文件，设置时间间隔和判读时间，编辑输入波形，运行仿真，分析结果是否正确。如果不正确，修改设计，重新编译，然后仿真，直至正确。 (1) 选通时间和测量控制：选通时间分别为1s、100ms、10ms、1ms。使用CPLD实验板，1MHz参考时钟生成1Hz、10Hz、100Hz和1kHz时基信号作为门控信号。 1MHz时钟信号除以1000得到1kHz信号，除以10得到100Hz信号，除以10得到10Hz信号，除以10得到1Hz信号。设计时，先设计一个10分频电路，级联3个，得到1000分频电路，再级联1个，得到10分频电路。有4种门时间选择（1s、100ms、10ms、1ms），可以通过数据选择器来实现，需要来自计算机的2个控制信号。门时间发生电路设计有有效电平清零端子，用于开始测量或停止测量，通过实验箱由计算机控制。门时钟通过D触发器进行2分频，得到门时间内的高电平信号，作为测量计数结果的锁存控制信号。门时钟和显示时钟为测量计数器生成清晰的信号。 (2)多位十进制计数器子模块设计：没有现成的电路，必须自行设计。为什么不选择二进制计数器（考虑到显示要求、二进制转BCD电路的难度等） 设计方法一：选择6个级联清零的1位可逆十进制计数器。注意进位/借位信号的时序。设计方法二：使用HDL语言编程，注意同时满足小数进位和借位、加减法。 （3）计数结果锁存器与实验箱接口：用锁存器在测量门时间到时锁存计数值（6位BCD码），供计算机读取。使用三个8位锁存器74273。输入锁存器由选通时间控制，输出为长选通。连接实验箱提供的三个数字I/O口，工作在输入模式。 (4)计数结果6位数码管动态显示电路：由6位BCD选1电路、BCD七段译码器、位选择电路组成。选择电路还包括分频电路、选择控制和选择电路。译码电路。 6位BCD 1选多通道数据选择器的设计：没有现成的电路，必须自己设计。可以使用多个数据选择器进行组合。需要通过3根线来控制选通信号，按照000-001-010-011-100-101变化，只有6种状态。 BCD-七段译码器设计：有现成的电路可供选择。注意共阴极和共阳极数码管的区别。 位选信号产生分频电路：位选信号来自电路板时钟（1MHz）的分频。为保证多位显示均匀、不闪烁，首先计算分频电路所需的输出频率，然后设计分频电路。可以使用计数器除法。也可以直接借用门控时间电路的分频信号。位选控制：要求是6种状态。可以采用状态机方法来设计电路。然而，仔细分析这6个状态之间的关系，可以得到符合________的计数器。设计方法：文字和图形。位选解码：每次选一位，可以用什么解码器？注意位选择电平是高电平还是低电平。 5.1.3 管脚分配、编译和下载。用户可用的引脚如表2所示。引脚分配应满足CPLD电路板上现有的接线条件。考虑芯片引脚及外围电路的位置，就近布置。

如果待测输入信号在右侧，则输出7段码和位选择在左侧。与计算机和实验箱的连接应符合表2的规定。每次引脚分配后，需要重新编译，然后下载。 5.2 虚拟频率计软件设计5.2.1 虚拟频率计界面设计软件界面上的控制控件有一个用于选择选通时间的数字旋钮，分为4个级别：1s、100ms、10ms、1ms。两个按钮，1控制测量的开始/停止，1控制整个程序的退出。有3组指示灯控件，1组布尔指示灯显示采样状态，1组显示测量的频率值（小数）和单位（字符串），单位为Hz和kHz，1组显示读取的3字节计数值（BCD码），由3个数字控制组成。图8 频率计界面5.2.2 程序流程图图9 程序流程图5.2.3 实验箱EPP 接口及编程SJ8002B 实验箱本实验采用EPP 地址和有意义的地址功能及设置。本实验设置为00HD7-D0全局清除。信号（读取、采集、启动信号源前需要）？ (00H?00) EPP 初始化时发送清零信号01HD2-D0 小板控制使能（U019、U020、U021 片选），0：禁止1：本实验需要将02HD2-D0DO0-DO23 数据方向控制已启用。 0：输入（外部主板） 1：输出（主板外部）。本实验中均设置为输入03HD7-D0DO7-DO0数据。本实验中使用中间字节作为计数值。本实验使用低字节04HD7-D0DO15-DO8数据作为计数值。本实验使用中间字节05HD7-D0DO23-DO16数据作为计数值。高字节06HD4-D0DO28-DO24数据（仅输出）在本实验中选择D25D24=00作为测量控制和门？门控时间为1msD25D24=01？门控时间为10msD25D24=10？门控时间为100msD25D24=11？选通时间为1sD27=0？停止测量D27=1？开始测量其余的EPP接口上的操作没有使用，调用以下三个子VI来完成： (1) EPP初始化：epp_init.vi调用时没有参数。 (2) EPP 写：epp_read_data.vi，该调用是输入地址和数据，无输出参数。 (3) EPP 读：epp_read_data.vi，该调用是输入地址，输出数据。 5.2.3 数据转换与显示测量计数值=高字节10000+中字节100+低字节测量结果=计数值/门时间编程时请考虑不同档位的数值、单位和有效位数。 6. 测试与调试6.1 调试(1) 实验硬件连接根据设计的频率计电路和分配的引脚连接，将被测频率信号连接到函数发生器的TTL（CMOS）输出端。计数器的输出位分别连接到6个数码管，分别是端子L1至L6；注意左边数码管为低位，分别接7段信号。图10 实验连接图(2) 检查动态扫描电路。数码管的7段信号全部直接接地。位选择分别连接到CPLD 输出位信号。六个数码管稳定显示“888888”。 (3)软硬件联调：允许虚拟频率计程序，输入10KHz的信号频率，按下测量键，观察频率计显示结果是否正确。如果不是，请检查程序并纠正错误。改变闸门时间，观察有效位数的变化。当门控时间为1秒时，有效位数最多。改变输入信号的频率并继续测量和观察。 6.2 测试(1) 将函数发生器输出信号的频率调整为200kHz，选择不同的选通时间进行测试，将测试结果填入表2。 表2 不同选通时间时的频率测试结果（信号频率200kHz） ) 闸门时间信号频率1ms10ms100ms1s 测试频率(2) 固定闸门时间1s，输入不同频率，进行测试，将测试结果填入表3，并计算测试误差。

表3 输入信号频率不同时的测试结果（选通时间为1 秒） 信号频率25Hz0.25kHz2kHz20kHz200kHz900kHz 信号源实际输出频率测试频率测试误差

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